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數(shù)字懸浮控制系統(tǒng)中的降噪方法及實(shí)現(xiàn)

2009-12-08 14:22    【  【打印】【我要糾錯(cuò)】

  摘要:為抑制電磁噪聲對(duì)懸浮控制系統(tǒng)的影響,介紹了一種通過(guò)避開(kāi)噪聲持續(xù)時(shí)間進(jìn)行A/D采樣的方法,詳細(xì)討論了該方法的原理與實(shí)現(xiàn)。實(shí)踐表明,它能有效地防止噪聲引入控制系統(tǒng),提高系統(tǒng)的性能。

  關(guān)鍵詞:懸浮控制;降噪;A/D采樣;FPGA

  在磁浮列車的工程實(shí)踐中,電磁噪聲的存在明顯降低了懸浮控制系統(tǒng)的性能,導(dǎo)致列車轉(zhuǎn)向架振動(dòng),同時(shí)電磁鐵因?yàn)殡娏髯兓杆贂?huì)產(chǎn)生很大的噪聲,因而必須采取措施減小噪聲的影響。但是,一般的濾波器設(shè)計(jì)并不能很好地解決問(wèn)題。本文在分析傳感器信號(hào)中噪聲特性的基礎(chǔ)上,提出了通過(guò)避開(kāi)主要噪聲持續(xù)時(shí)間進(jìn)行A/D采樣的方法。實(shí)驗(yàn)證明了該方法的有效性和實(shí)用性。

  1、系統(tǒng)組成

  懸浮控制系統(tǒng)由DSP、FPGA、A/D轉(zhuǎn)換器、傳感器、功率斬波器和電磁鐵等單元組成。控制的目的是保持電磁鐵與軌道之間的距離恒定,為磁浮列車提供穩(wěn)定的支撐。其中A/D轉(zhuǎn)換器采用MAXIM公司的MAX125,它是一種帶同步鎖存的14位4輸入A/D轉(zhuǎn)換芯片,4路同時(shí)工作時(shí)最高采親友速率為76ksps,用于采樣傳感器的輸出信號(hào)。DSP采用ADI公司的ADSP2181,用于控制算法的計(jì)算。FPGA采用ALTERA公司的EPF6016,用于產(chǎn)生PWM波和實(shí)現(xiàn)一些輔助功能。傳感器包括間隙傳感器和電流傳感器。

  2、降噪算法原理

  在懸浮控制系統(tǒng)中,噪聲具有其自身的顯著特片。觀察間隙、電流等傳感器的輸出信號(hào)可以看到,除了幅值不大的白噪聲外,主要是與斬波器PWM頻率相關(guān)的脈沖噪聲。

  該噪聲是由功率管開(kāi)關(guān)動(dòng)作引起的,幅值很大是影響懸浮性能的主要噪聲。它并不是白噪聲,在時(shí)域上它是具有很大能量和一定寬度的脈沖,一旦被采樣到,就會(huì)對(duì)控制性能產(chǎn)生較大影響,甚至?xí)䦟?dǎo)致系統(tǒng)失控;在頻域上,它的頻譜分布在從低頻到高頻的較大范圍內(nèi),一般的濾波方法對(duì)其無(wú)能為力。

  通常采用多次采樣取中間值的辦法來(lái)消除強(qiáng)噪聲的影響。這種方法在克服噪聲方面是有效的,但存在兩個(gè)缺點(diǎn):

 。1)信號(hào)采集所需時(shí)間長(zhǎng),影響總的計(jì)算時(shí)間;

 。2)得出的信號(hào)序列不是等間隔的,無(wú)法對(duì)信號(hào)進(jìn)行差分運(yùn)算。這些缺點(diǎn)直接影響了控制器的設(shè)計(jì),因而必須尋找新的解決途徑。

  如前所述,懸浮控制系統(tǒng)中強(qiáng)噪聲出現(xiàn)的時(shí)刻與PWM波驅(qū)動(dòng)信號(hào)密切相關(guān)。下面分析FPGA中PWM波的產(chǎn)生機(jī)理。FPGA中設(shè)置了兩個(gè)計(jì)數(shù)器,計(jì)數(shù)器1(TM1)產(chǎn)生固定頻率的脈沖,即PWM波的頻率,系統(tǒng)中是20kHz;計(jì)數(shù)器2(TM2)的計(jì)數(shù)值由DSP寫入,對(duì)應(yīng)PWM波的高電平寬度,即控制量。

  當(dāng)TM1計(jì)滿時(shí)會(huì)同時(shí)觸發(fā)下列動(dòng)作:

 。1)PWM波的輸出翻轉(zhuǎn)為高電平,驅(qū)動(dòng)IGBT;

 。2)啟動(dòng)TM1從0開(kāi)始計(jì)數(shù);

 。3)啟動(dòng)TM2從0開(kāi)始計(jì)數(shù)。而當(dāng)TM2計(jì)滿后,會(huì)觸發(fā)PWM波的輸出翻轉(zhuǎn)為低電平,關(guān)斷IGBT。

  基于以上分析,本文提出了如下A/D要樣算法:

  (1)在每個(gè)PWM周期內(nèi)對(duì)信號(hào)進(jìn)行一次A/D采樣。

 。2)在FPGA內(nèi)設(shè)置第三個(gè)計(jì)數(shù)器TM3.

 。3)當(dāng)TM1的計(jì)滿脈沖到來(lái)時(shí),啟動(dòng)TM3從0開(kāi)始計(jì)數(shù)。

 。4)TM3的計(jì)數(shù)值設(shè)為5μs,用它的計(jì)滿脈沖去啟動(dòng)A/D轉(zhuǎn)換。

  (5)A/D芯片完成轉(zhuǎn)換后,通過(guò)中斷通知DSP讀取數(shù)據(jù)。

  該算法的優(yōu)點(diǎn)是:

 。1)每個(gè)PWM周期采樣一次信號(hào),則采樣頻率為20kHz.而磁懸浮控制系統(tǒng)的頻帶比較窄。

 。2)PWM波的上升是周期性的,因而A/D芯片啟動(dòng)轉(zhuǎn)換的時(shí)間也是周期性的,采樣到的數(shù)據(jù)是等間隔的。

 。3)A/D芯片MAX125有鎖存功能,鎖存模擬信號(hào)大約需要1μs,在算法中,鎖存動(dòng)作在PWM上升沿后的第5μs開(kāi)始,第6μs結(jié)束。

  那么,會(huì)不會(huì)出現(xiàn)由于PWM的有效電平持續(xù)時(shí)間過(guò)短,導(dǎo)致A/D采樣到IGBT關(guān)斷動(dòng)作產(chǎn)生的強(qiáng)噪聲呢?存在這種可能。但這可以通過(guò)在控制算法中采取措施避免。當(dāng)PWM波的高電平占空比小于50%的時(shí)候,電磁鐵上沒(méi)有電流。因此可以在控制算法中設(shè)定一個(gè)PWM波高電平占空比的下限,這里取30%.這樣絲亮不會(huì)影響控制結(jié)果。PWM頻率為20kHz,則每個(gè)PWM周期最少輸出15μs的高電平。而A/D芯片在PWM波翻轉(zhuǎn)成高電平后的第5μs到第6μs之間進(jìn)行信號(hào)獲取,完全避開(kāi)了IGBT關(guān)斷動(dòng)作的影響。

  3、算法實(shí)現(xiàn)在FPGA中設(shè)置一個(gè)定時(shí)器

  設(shè)置計(jì)數(shù)周期為5μs.當(dāng)PWM電平由低到高翻轉(zhuǎn)時(shí),啟動(dòng)計(jì)數(shù)器開(kāi)始計(jì)數(shù)。計(jì)滿5μs以后啟動(dòng)A/D轉(zhuǎn)換。A/D轉(zhuǎn)換完成以后通過(guò)中斷通知DSP讀取A/D轉(zhuǎn)換的結(jié)果。

  在一個(gè)PWM周期到來(lái)的時(shí)候,依次產(chǎn)生以下動(dòng)作:

 。1)pwm信號(hào)由低變高,觸發(fā)D觸發(fā)器,使能計(jì)數(shù)器,開(kāi)始計(jì)數(shù)。

 。2)當(dāng)計(jì)數(shù)器計(jì)到100時(shí),它的輸出q[]全部變?yōu)?,從而觸發(fā)與其相連的D觸發(fā)器,Q輸出變?yōu)?.

 。3)下一個(gè)clk_20m的時(shí)鐘將該觸發(fā)器的Q輸出恢復(fù)成1.這樣就在ad_start信號(hào)線上形成了一個(gè)脈沖,用于啟動(dòng)A/D轉(zhuǎn)換。

 。4)與此同時(shí),Q變使得與cnt_en相連的D觸發(fā)器輸出1,禁止計(jì)數(shù)器計(jì)數(shù),直到下一次pwm波形變高。

  本文所討論的降噪算法及其硬件實(shí)現(xiàn)在磁浮列車單轉(zhuǎn)向架上進(jìn)行了試驗(yàn)。通過(guò)對(duì)比可以看出,采用降噪算法以后懸浮系統(tǒng)的振動(dòng)明顯降低,噪聲也減小到能夠承受的范圍。以上通過(guò)分析系統(tǒng)中的噪聲特性,設(shè)計(jì)了一種通過(guò)避開(kāi)主要噪聲持續(xù)時(shí)間進(jìn)行采樣的降噪算法,并通過(guò)FPGA進(jìn)行了實(shí)現(xiàn)。通過(guò)實(shí)驗(yàn),證明該方法明顯降低了噪聲對(duì)系統(tǒng)的影響。通過(guò)實(shí)驗(yàn),證明該方法明顯降低了噪聲對(duì)系統(tǒng)的影響,提高了控制性能。該方法適用于采用半橋驅(qū)動(dòng)拓?fù)浣Y(jié)構(gòu)一類的功率放大電路。

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